【導讀】面對高性能計算帶來的能耗赤字，集成電路的功耗已不再僅僅是一個設計參數(shù)，而是決定芯片能否突破物理極限、實現(xiàn)
可持續(xù)性能釋放的核心壁壘。特別是在3DIC和Chiplet架構日益普及的背景下，系統(tǒng)級功耗和熱管理成為了新的瓶頸。
英諾達自主研發(fā)的RTL功耗分析與優(yōu)化技術，通過獨創(chuàng)的深度可達性分析（DRA）形式化算法、可觀測性驅(qū)動門控（ODG）與
穩(wěn)定信號驅(qū)動門控（SDG）等創(chuàng)新技術，將功耗優(yōu)化從后期的被動修復轉變?yōu)榍捌诘闹鲃釉O計，踐行設計左移的理念，為芯片
設計工程師開啟能效設計的新范式，為綠色算力構建最堅實的底層底座。
功耗設計的左移：從被動修復到主動重構
在當代超大規(guī)模SoC設計中，功耗優(yōu)化的收益曲線呈現(xiàn)顯著的左移特征：越靠近設計上游，優(yōu)化的自由度越高，收益也越呈指數(shù)
級增長。然而，由于RTL階段的高抽象性，隱藏在復雜邏輯結構中的冗余功耗往往具有極強的隱匿性。傳統(tǒng)的邏輯綜合工具僅能
觸及表層的時鐘門控，難以在微架構層面進行系統(tǒng)性的能效重構。
英諾達的早期功耗分析與優(yōu)化工具EnFortius?凝鋒?RPE（RTL Power Explorer，簡稱ERPE），不僅可以對早期功耗進行估算
，更是一個深層能效挖掘引擎。通過在設計的最早期階段——RTL級——介入，這一工具幫助設計師從全局視角識別并消除冗
余功耗，實現(xiàn)“功耗收斂”的質(zhì)變，從而規(guī)避后期物理設計中高昂的修正代價。
功耗分析：從宏觀到微觀的功耗洞察
功耗分析是功耗優(yōu)化的前提。國際同類技術雖然在物理感知建模方面有所積累，但其分析方法往往受限于分析速度或規(guī)模瓶頸。
英諾達的RTL功耗分析技術在精度與效率的平衡上實現(xiàn)了革命性突破：
（1）綜合級精度的RTL建模
該技術集成了快速邏輯綜合引擎，避免了對外部綜合工具的依賴同時確保RTL功耗估算的準確性。通過采用多種線載模型和引腳
電容模型進行電容估算，并可利用SPEF中的數(shù)據(jù)在RTL層級構建高精度物理模型，該技術在RTL階段就能提供接近簽核
（Signoff）級的功耗洞察。其功耗分析精度可達綜合后網(wǎng)表級功耗分析的15%以內(nèi)。
（2）高性能信號波形傳播與多線程底座
該技術采用了高效的信號波形與活動率傳播引擎，在大型RTL設計中展現(xiàn)出極佳的擴展性。更重要的是，其波形處理、波形重放
以及功耗計算全面基于多線程算法底座，使其運行速度比傳統(tǒng)的RTL功耗分析流程快10倍以上，并能輕松支撐超10億門級的超
大型設計。
功耗優(yōu)化：以形式化分析跨越功耗鴻溝
在明確了最大功率損耗出現(xiàn)在哪里之后，英諾達的RTL功耗優(yōu)化技術可以提前介入設計的功耗優(yōu)化。國際主流技術往往采用尋找
特定預定義電路結構的方法（即局部分析local analysis），這種方法在面對復雜的現(xiàn)代SoC時顯得捉襟見肘。因為在真實設計
中，控制信號與受控的計算結果往往不在同一個時鐘周期上，甚至跨越多個邏輯層級，局部分析根本無法推斷這種復雜的上下游
行為。
為了發(fā)掘深層次的RTL功耗優(yōu)化機會，英諾達開發(fā)了深度可達性分析（Deep Reachability Analysis, DRA）這一核心優(yōu)化算法。
（1）DRA算法：穿透上百個時鐘周期的形式化分析
DRA不是簡單的電路結構分析，而是基于電路邏輯的形式化（formal）分析技術。它能夠深入達上百個時鐘周期，追蹤數(shù)據(jù)與控
制信號在長時序階段中的依賴關系。通過對數(shù)據(jù)可觀測性（observability）和數(shù)據(jù)穩(wěn)定性（stability）的嚴密推斷，DRA能夠準
確識別出那些在相當長的時間段內(nèi)產(chǎn)生互動、但在功能上與最終設計輸出無關的深層冗余計算。
（2）全方位的冗余捕捉能力
基于形式化時序分析，該優(yōu)化技術能夠?qū)ΜF(xiàn)代超大規(guī)模RTL代碼進行"地毯式"的優(yōu)化探索：
?寄存器級：精準識別無效的寫入/讀取，以及隱蔽的冗余復位重置。
?存儲器級：發(fā)現(xiàn)無效的讀寫操作、浪費的數(shù)據(jù)/地址翻轉，并探索Memory Banking的機會。
?時鐘樹級：定位浪費的時鐘切換，優(yōu)化層級時鐘門控（hierarchical clock gating）與冗余CGIC。
?數(shù)據(jù)計算級：剔除浪費的計算結果與無意義的數(shù)據(jù)運算。
現(xiàn)代超大規(guī)模RTL代碼優(yōu)化需要DRA算法
相比基于靜態(tài)結構匹配的國際同類工具，DRA這種“跨周期、跨層級、基于可達性”的動態(tài)時序分析能力，使得ERPE能夠發(fā)現(xiàn)
傳統(tǒng)方法無法識別的深層次功耗優(yōu)化機會。
優(yōu)化閉環(huán)：從發(fā)現(xiàn)問題到自動生成與指導
DRA算法賦予了ERPE深度洞察能力，其自動門控邏輯生成及優(yōu)化技術則是解決功耗問題的關鍵抓手。
該優(yōu)化技術不僅是一份診斷報告，更是一個可執(zhí)行的優(yōu)化體系。它能夠自動生成新的控制邏輯并完成表達式優(yōu)化，形成最優(yōu)控制
邏輯；同時，技術會自動計算每個優(yōu)化機會對整體功耗的具體影響，并按照功耗收益進行排序。
最終，ERPE會為設計師提供一份詳盡的可執(zhí)行優(yōu)化策略報告和RTL修改指南。這些安全且結構化的編輯修改建議，使得設計師可
以根據(jù)時序和驗證的實際需求，選擇性地接受或拒絕優(yōu)化建議，在保證設計正確性的前提下，以最小的工程代價實現(xiàn)能效的最大
化。
經(jīng)過國內(nèi)多家芯片設計公司的驗證，在實際項目中幫助客戶實現(xiàn)了顯著的功耗優(yōu)化效果，平均可降低芯片功耗10%-30%。
產(chǎn)業(yè)價值：為綠色算力構建堅實底座
目前，英諾達ERPE已在多家行業(yè)領先的芯片設計公司中完成驗證。在多個項目中，它幫助客戶實現(xiàn)了顯著的功耗降低。這意味著：
?移動設備：更持久的續(xù)航時間，顯著提升產(chǎn)品的競爭力。
?數(shù)據(jù)中心：更低的PUE（Power Usage Effectiveness）指標。功耗的降低意味著更低的能源成本和更好的散熱性能，在當前高
性能計算需求爆發(fā)的時代，這具有重要的經(jīng)濟和環(huán)保價值。
?高性能AI芯片：在保持算力不變的前提下，更低的功耗意味著更強勁的性能釋放能力，從而在相同的功耗預算下提升實際吞吐量
?流片成功率：通過早期的功耗分析和優(yōu)化，設計師能夠避免后期因功耗問題導致的流片失敗或多次迭代，顯著降低了設計風險和
成本。
總結
在算力爆發(fā)的時代，英諾達的ERPE通過三個層面的創(chuàng)新——高精度的RTL功耗分析、形式化的深層時序優(yōu)化和自動化的閉環(huán)優(yōu)化
指導——定義了能效優(yōu)化的新標準。英諾達不僅通過底層技術創(chuàng)新打破了國際工具在功耗優(yōu)化領域的壟斷，更為全球芯片設計者
提供了一個更高效、更精準、更可信的能效設計體系。
從RTL到Signoff，從功耗洞察到架構重構，英諾達正在賦能芯片設計者在算力競賽中跨越"功耗墻"，實現(xiàn)性能與能效的完美平衡。
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英諾達（成都）電子科技有限公司是一家由行業(yè)資深人士創(chuàng)立的本土EDA企業(yè)，公司堅持以客戶需求為導向，幫助客戶實現(xiàn)價值
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鏈布局并探索適合中國國情的工業(yè)軟件上云的路徑與模式，賦能半導體產(chǎn)業(yè)高質(zhì)量發(fā)展。公司的主營業(yè)務包括：EDA軟件研發(fā)、
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